Counter Decoding

จากวิกิพีเดีย สารานุกรมเสรี

บทความนี้ต้องการเก็บกวาด ตรวจสอบ ปรับปรุง แก้ไขรูปแบบ เพิ่มแหล่งอ้างอิง ใส่หมวดหมู่ หรือภาษาที่ใช้
ส่วนใดส่วนหนึ่งหรือในหลายส่วนด้วยกัน
คุณสามารถช่วยตรวจสอบ และแก้ไขบทความนี้ได้ด้วยการกดที่ปุ่ม แก้ไข ด้านบน
กรุณาเปลี่ยนไปใช้ป้ายข้อความอื่น เพื่อระบุสิ่งที่ต้องการตรวจสอบ หรือแก้ไข
ดูรายละเอียดเพิ่มเติมที่ วิธีแก้ไขหน้าพื้นฐาน คู่มือการเขียน และ นโยบายวิกิพีเดีย ซึ่งสามารถดูตัวอย่างบทความได้ที่ บทความคุณภาพ และเมื่อแก้ไขตามนโยบายแล้ว สามารถนำป้ายนี้ออกได้

Counter Decoding

    วงจรเครื่องนับการถอดรหัสข้างล่างนี้แสดงถึงผลลัพธ์ของการนับซึ่งอาจจะทำเกิดการสั่นซึ่งขึ้นอยู่กับความถี่ของ clock และค่าของการนับ  การสั่นนี้สามารถเกิดซ้ำๆ การสั่นจะอยู่ระหว่าง 

3ms -16 ms มันเหมาะสมที่จะใช้ flip-flops และจำนวนการถอดรหัส ความถี่ของการสั่น อาจจะมีผลสำหรับการควบคุมการใช้ที่แตกต่างกัน ไดอะแกรมข้างล่างภาพ การใช้ NAND เพื่อที่จะหาวิธีป้องกันความถี่ที่เวลาต่างๆกันในรอบของการนับ



    ไดอะแกรม ข้างบนแสดงถึงการป้องกันความถี่ ซึ่งอาจจะก่อให้เกิดการนับในวง โดยใช้ การติดต่อทางเข้าให้ได้ผลลัพธ์ที่เหมาะสม  เพื่อที่จะอธิบาย  ถ้อยคำ ที่ใช้สำหรับการใส่ข้อมูล
 The inputs to the NAND must all be “1” to produce a “0” at the output. 
 Thus, for a  C.B.A set of inputs, C = 1, B = 1 and A = 1 (and so B = 0)
Since the count value represents the outputs (C.B.A), the value in this case is:~ C.B.A  101


วงจรข้างบน แสดงถึง ทางเข้า2ทาง และ J-K flip-flop ซึ่งอาจจะสามารถผลิต ความถี่ 3 ms ซ้ำกันไปมาระหว่าง 16 ms

The upper NAND produces a clock pulse for the JK flip-flop, with J = 1, K = 0, when:~

D.C.B.A = 1111, i.e. D.C.B.A = 0100 = 410. This makes the output a “1”.

The lower NAND produces a pulse at D.C.B.A = 1111, i.e. D.C.B.A = 0111 = 710. This second pulse CLEARs the flip-flop.

If the counter clock is 1 kHz, then the resulting output pulse is 3 ms wide, repeating every 16 ms.